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[Guilin Sun]

我估计是仿真网格尺寸大于1 纳米，因此结构每次改变1纳米时FDTD可能不能检测到这个变化。改善措施：将最大厚度的范围加一个Override网格，设置网格尺寸为1纳米。然后确认每次变1纳米时，网格上看到的材料边界一样，比如都是卡在网格上。

不过，1纳米可能太小，因为实际制造能控制的精度如果是5纳米，那么1纳米的厚度变化就没有必要了，至少变化制造误差的大小。

其次，当网格尺寸很小比如1纳米时，可能产生一些问题，比如仿真时间变得很长；内存需要很大；甚至PML可能很薄。此时要增加PML离开结构的距离，使得PML位于均匀网格区域，同时要注意PML的厚度足够，比如半个波长以上。

请修改测试看看。